Brief Introduction of IC packaging
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| IC 封裝結構與四大核心功能. Source: IC 元件 |
要了解先進封裝，先複習一下IC 封裝（IC Packaging）。IC 封裝簡單來說，就是給脆弱的半導體晶片（Die）穿上保護外衣，並幫它打通與外部電路板（PCB）溝通的橋樑。
剛切割出來的矽晶片非常微小且脆弱，既不能直接用手碰，也無法直接焊接在主機板上，因此必須透過「封裝」來達成保護與連接的作用。
為什麼需要 IC 封裝？（四大核心功能）
物理保護（Protection）： 防止水氣、灰塵、靜電與機械碰撞損害脆弱的晶片。
訊號連接（Electrical Connections）： 將晶片極微小的電極引出，轉換成電路板看得懂、接得上的金屬針腳或焊球。
物理支撐（Mechanical Support）： 提供足夠的結構強度，方便組裝與打線焊接。
散熱（Heat Dissipation）： 運算產生的熱能需要透過封裝材料（如樹脂、金屬散熱片）快速傳導出去。
常見的 IC 封裝演進與類型
隨著晶片效能提升與體積微型化，封裝技術也經歷了顯著的演進：
| 封裝類型 | 代表技術 | 特點與應用 |
| 傳統打線封裝 | DIP / SOP / QFP | 利用金屬線（金線/銅線）連結晶片與引線框架。針腳較多且佔空間，常用於傳統家電與基礎控制器。1960 年代中由快捷半導體（Fairchild）提出後，DIP 迅速成為 70 年代微電子與電腦產業的主流。 |
| 打線球柵陣列 | BGA | 底部排列金屬焊球取代邊緣針腳，大幅增加接點密度、縮小體積，廣泛用於 CPU 與主機板晶片組。你如果做 PCB layout 就知道 鑽孔是成本。從1980 年代（全面爆發與商業化） 至 1990 年代（成為主流標準）DIP到SMT絕對是一個大跨步。 |
| 凸塊覆晶封裝 | Flip-Chip (FC) | 將晶片翻轉直接透過金屬凸塊（Bump）貼合基板，訊號路徑更短、散熱更好，是高效能運算的主流。傳統上的「金線/銅線打線（Wire Bonding）」被完全省去了。這不僅解決了貴金屬成本問題，還一併突破了打線封裝在電性與散熱上的物理極限。Flip-Chip（FC-BGA）在1990 年代末 - 2000 年代至今成為高階晶片主流（徹底淘汰打線，改用金屬凸塊）。 |
| 先進封裝 | CoWoS / 3D IC / Chiplet | 將多個不同功能的小晶片（Chiplet）透過矽中介層或 3D 堆疊整合在一起，解決摩爾定律放緩的瓶頸（如 AI 晶片）。 |
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| 打線封裝與覆晶封裝結構比較. Source: ResearchGate |
第一轉折點：從 FC-BGA 到 WLP/FOWLP
驅動力量：智慧型手機（iPhone 效應）要「極致輕薄」
FC-BGA 雖然很強，但它有一個致命缺點：它需要一塊「載板（Substrate）」。
傳統 FC-BGA 的結構是：晶片 貼在 BT/ABF 載板 上，再焊接至 主機板（PCB）。這個「載板」加上金屬凸塊，厚度可能達到 1mm 以上。
1. 晶圓級封裝（WLP / WLCSP）：徹底扔掉載板
痛點： 手機內部空間寸土寸金，載板太厚又太貴。
做法： WLP stands for Wafer-Level Packaging 它直接在晶圓（Wafer）上做好保護層與微小的金屬線路（RDL），完成封裝然後把晶片磨得極薄(wafer thinning)後切下來，直接焊在主機板上。所以又叫 WLCSP Wafer-Level Chip-Scale Packaging.因為晶片越來越薄薄到無法自我支撐。所以在研磨前，台積電會用暫時黏著膠（Temporary Bonding Glue），將這張 12 吋晶圓的正面貼在一張極其剛硬、平整的 12 吋玻璃載板（Glass Carrier）上。進行極度高難度的後段加工後，當晶圓背面的供電線路與散熱介面都做好後，利用雷射穿透透明的 Glass Carrier，精準破壞中間膠層的化學鍵就可以把 Glass Carrier 拆掉了。
結果： 封裝厚度縮減 50% 以上，體積直接等於晶片裸晶大小！
2. 扇出型晶圓級封裝（FOWLP）：解決晶片太小、腳位接不出來的問題
新痛點： 晶片製程越來越微縮，晶片體積變得很小，但有些應用需要的針腳（I/O）反而變多。晶片肚子底下（Fan-In）根本塞不下那麼多焊球。
做法： 先把晶片切下來，像擺棋子一樣拉開間距，用樹脂（EMC）重新模封成一張「人工晶圓」，然後把金屬線路向外拉出到晶片範圍之外（Fan-Out）。
代表作： 台積電在 2016 年推出的 InFO 技術（用於 iPhone A10 處理器），一舉奠定了晶圓級先進封裝的地位。
第二轉折點：從 WLP 到 FOPLP 與 2.5D/3D 堆疊
驅動力量：AI 爆發、晶片微縮成本太高（摩爾定律撞牆）
到了 2010 年代末期，先進製程（7nm, 5nm, 3nm...）變得極度昂貴，且一顆超級晶片（如 NVIDIA GPU）如果越做越大，良率會呈指數級下跌。
1. 2.5D / 3D 堆疊（CoWoS / Chiplet）：把大晶片拆成小晶片拼起來
痛點： 無法再做出一顆超大的單一晶片（Monolithic），但算力又需要高頻寬記憶體（HBM）與多顆運算核心爆發。
做法：
2.5D（如台積電 CoWoS Chip-on-Wafer-on-Substrate）： 把運算晶片與 HBM 並排放在一塊高精度的矽中介層（Silicon Interposer）上，內部線路細到可以讓資料以幾千 GB/s 的速度傳輸。
3D（如 AMD 3D V-Cache）： 乾脆不用平面排布，直接把快取記憶體「垂直疊在」CPU 正上方，訊號路徑幾乎為零。
2. 面板級封裝（FOPLP Fan-Out Panel-level Packaging）：解決「太貴」與「產能不足」
痛點： 晶圓是「圓形」的（12 吋晶圓），在圓形表面排列方形晶片，邊角會有大量面積被浪費（利用率 <85%）；而且 12 吋晶圓面積有限，產能不夠。
做法： 將封裝基底從「圓形晶圓」改成「方形玻璃面板」（常見尺寸如 510mm × 510mm 或更大）。
結果： 方形擺放零浪費，面積直接放大為 12 吋晶圓的 3~4 倍以上，極大地降低了高階封裝的平均成本。
以他們推出的第三代產品 WSE-3（採用台積電 5 奈米製程）為例：
尺寸：
面積高達 46,225 mm平方，大小跟一個盤子或餐盒差不多（一般 GPU 如 NVIDIA H100 大約只有 800 mm平方 左右，WSE-3 是它的 57 倍大）。 晶體管數量： 高達 4 兆（4 Trillion）transistors。
核心數量：
內建 900,000 個 AI 優化核心。 Onboard 記憶體：
內建 44 GB 的超高速 SRAM（記憶體頻寬高達驚人的 21 PB/s）。
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